1. Die Leistungsposition der Pins auf einer Seite wurde angepasst. V1.3 ist konsistent mit V1.2 und nicht mehr kompatibel mit V1.1 2. Das Modell des TI-Netzteilchips wurde angepasst 3. Der CLK-Pin von wurde an den SRCC-Taktpin angepasst (er kann an mehr IP-Kerne angepasst werden) Bitte beachten Sie: Der physikalische geringfügige Farbunterschied oder Unterschied hat keinen Einfluss auf die Verwendung, bitte machen Sie sich nichts daraus, danke! Board-Ressourcen: Hauptchip 7020 (neuer Chip in Industriequalität) 512 MB DDR3 TF-Kartensteckplatz A16MB QSPIFLASH (kann für den Start verantwortlich sein) EEPROM 2KB (PL) Zwei LEDs (PL) Zwei Tasten (PL) + eine POR-Reset-Taste Ein UART (PL) Ein integrierter XILINX-Downloader Ein USB kann als USB SLAVE oder USB HOST10 verwendet werden. Ableitung 68 GP10 (alle Ableitungen vom PL-Ende) (34 Gruppen), die alle paarweise mit Differenzleitungen verbunden sind, und die Differenzleitungen sind gleich lang Eine Seite der BANK wird unabhängig mit Strom versorgt, und die BANK-Spannung kann durch Widerstände eingestellt werden Gigabit Ethernet (verbunden mit PL-Ende) Ausgangsschnittstelle SP: 1,47-Zoll-Bildschirm mit vertikalem Bildschirm (172 x 320) oder SP2: quadratischer 1,3-Zoll-Bildschirm (240 x 240) (verbunden mit dem PL-Ende) PL ist mit einem aktiven 50M-Quarzoszillator verbunden , USB und Downloader sind alle mit ESD-elektrostatischen Schutzgeräten verbunden 8-Lagen-Immersionsgoldplatine kann ausgeführt werden Farbe: Wie abgebildet Material: Metall Packungsinhalt: 1 Satz x Mindestanzahl an Systementwicklungsplatine Nur der oben genannte Packungsinhalt, andere Produkte sind nicht enthalten. Hinweis: Lichtreflexion und unterschiedliche Displays können dazu führen, dass die Farbe des Artikels auf dem Bild etwas von der Realität abweicht. Der zulässige Messfehler beträgt +/- 1-3 cm.